HDLBits - Vectors

2024. 12. 9. 23:01·HDLBits/Verilog

https://hdlbits.01xz.net/wiki/Vector0

Vector의 사용법에 대해 알아보는 문제

input [2:0] vec이 있을때,
각각의 vector를 하나씩 output으로 선언할 수도 있고,
통째로 원하는 만큼 선언도 가능하다.
쉽게 보면 C언어의 배열? 같은 느낌인데
Wire를 묶어서 생각하면 된다고 나는 이해했다.

module top_module ( 
    input  wire [2:0] vec,
    output wire [2:0] outv,
    output wire o2,
    output wire o1,
    output wire o0  
); 
// Module body starts after module declaration
    assign outv = vec;
    assign o2 = vec[2];
    assign o1 = vec[1];
    assign o0 = vec[0];

endmodule
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